優(yōu)勢和特點

  支持JEDEC JESD204B

  低加性抖動： <15 fs rms（2457.6 MHz，12 kHz至20 MHz）

  極低噪底： -155.2 dBc/Hz (983.04 MHz)

  最多提供14路LVDS、LVPECL或CML型器件時鐘(DCLK)

   CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx 最高頻率達 3200 MHz

   JESD204B兼容系統(tǒng)參考(SYSREF)脈沖

   25 ps模擬延遲和?時鐘輸入周期數(shù)字延遲，14個時鐘輸出通道各自都能對延遲進行編程

  可調(diào)噪底與功耗的關(guān)系可通過SPI編程

  SYSREF有效中斷可簡化JESD204B同步

  支持確定性同步多個HMC7043器件

  RFSYNC引腳或SPI控制的SYNC觸發(fā)用于輸出同步JESD204B

  GPIO報警/狀態(tài)指示用于確定系統(tǒng)狀況

  時鐘輸入支持高達6 GHz的頻率

  片內(nèi)穩(wěn)壓器提供出色的PSRR

  48引腳、7 mm × 7 mm LFCSP封裝

產(chǎn)品詳情

HMC7043旨在滿足多載波GSM和LTE基站設(shè)計的要求，并通過多種時鐘管理和分配特性來簡化基帶和無線電卡時鐘樹的設(shè)計

HMC7043提供14路低噪聲且可配置的輸出，可以靈活地與基站收發(fā)臺(BTS)系統(tǒng)中的許多不同器件接口，如數(shù)據(jù)轉(zhuǎn)換器、本振、發(fā)射/接收模塊、現(xiàn)場可編程門陣列(FPGA)和數(shù)字前端ASIC等。 HMC7043可生成符合JESD204B接口要求的多達7個DCLK和SYSREF時鐘對。

系統(tǒng)設(shè)計人員可以生成更少的DCLK和SYSREF對，并針對獨立的相位和頻率配置其余的輸出信號路徑。 DCLK和SYSREF時鐘輸出均可配置為支持CML、LVDS、LVPECL和LVCMOS等不同的信號標準，不同的偏置條件則可調(diào)整變化的板插入損耗。

HMC7043獨特的特性之一是對14個通道分別進行獨立靈活的相位管理。 所有14個通道均支持頻率和相位調(diào)整。 這些輸出還可針對50 Ω或100 Ω內(nèi)部和外部端接選項進行編程。

HMC7043器件具有RF SYNC功能，支持確定性同步多個HMC7043器件，即確保所有時鐘輸出從同一時鐘沿開始。 可通過改寫嵌套式HMC7043或SYSREF控制單元/分頻器，然后重新啟動具有新相位的輸出分頻器來實現(xiàn)。

HMC7043采用48引腳、7 mm × 7 mm LFCSP封裝，且裸露焊盤接地。

應(yīng)用

  JESD204B時鐘產(chǎn)生

  蜂窩基礎(chǔ)設(shè)施（多載波GSM、LTE、W-CDMA）

  數(shù)據(jù)轉(zhuǎn)換器時鐘

  相控陣參考分配

  微波基帶卡