NB3N51044

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?Clock Generator, 3.3 V, Crystal to 100 MHz / 125MHz, Quad HCSL / LVDS

制造商：ON

中文數(shù)據(jù)手冊(cè)

產(chǎn)品信息

The NB3N51044 is a precision, low phase noise clock generator that supports PCI Express and sRIO clock requirements. The device accepts a 25 MHz fundamental mode parallel resonant crystal or a 25 MHz single ended reference clock signal and generates four differential HCSL/LVDS outputs of 100 MHz or 125 MHz clock frequency based on frequency select input F_SEL. NB3N51044 is configurable to bypass the PLL from signal path using BYPASS, and provides the output frequency through the divider network. All clock outputs can be individually enabled / disabled through hardware input pins OE. In addition, device can be reset using Master Reset input pin MR_OE#.

Output frequency selection of 100 MHz or 125 MHz
Typical Phase Jitter @ 125 MHz (integrated 1.875 MHz to 20 MHz): 0.2 ps
Typical Cycle-cycle Jitter @ 100 MHz (10k cycles): 20 ps
Uses 25 MHz Fundamental Crystal or Reference Clock Input
Four Low Skew HCSL or LVDS Outputs
Individual OE Tri-states Output
Master Reset and BYPASS modes
PCIe Gen 1, Gen 2, Gen 3 Compliant
Operating Supply Voltage Range 3.3 V ± 5%
Industrial Temperature Range?-40°C to +85°C

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型號(hào)	制造商	描述	購(gòu)買
NB3N51044DTG	ON	NB3N51044 是一款精密低相位干擾時(shí)鐘產(chǎn)生器，支持 PCI Express 和 sRIO 時(shí)鐘要求。該器件接受 25 MHz 基礎(chǔ)模式并聯(lián)諧振晶體或 25 MHz 單端參考時(shí)鐘信號(hào)，并根據(jù)頻率選擇輸入 F_SEL 生成四個(gè) 100 MHz 或 125 MHz 時(shí)鐘頻率的 HCSL / LVDS 差分輸出。NB3N51044 可配置為使用 BYPASS 從信號(hào)路徑旁通 PLL，并通過分頻器網(wǎng)絡(luò)提供輸出頻率。所有時(shí)鐘輸出都可以通過硬件輸入引腳 OE 單獨(dú)啟用/禁用。此外，可以使用主重置輸入引腳 MR_OE＃來重置器件。	立即購(gòu)買
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技術(shù)資料

標(biāo)題	類型	大?。↘B）	下載
28 Lead TSSOP	PDF	63	點(diǎn)擊下載
3.3 V, Crystal to 100 MHz / 125 MHz Quad HCSL / LVDS Clock Generator	PDF	213	點(diǎn)擊下載
A System Designer"s Guide for Building a PCIe Clock Tree while Addressing Timing Challenges	PDF	179	點(diǎn)擊下載
NB3N51044 IBIS Model	UNKNOW	95	點(diǎn)擊下載

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